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大学电工电子技术上册《时序逻辑电路》练习题

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本单元考点（4 个）

基本RS触发器与时钟触发器边沿触发器逻辑功能同步计数器与异步计数器寄存器与移位寄存器

本单元练习题（9 题）

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1. 某四位二进制计数器，每级触发器的传输延迟均为 20ns。若采用异步（行波）计数器结构，进位信号需逐级传递，全部触发器状态稳定后才允许下一个计数脉冲到来；若采用同步计数器结构，各级触发器在同一时钟沿同时翻转，只需一级延迟即可稳定。则该计数器分别按异步、同步结构工作时，允许的最大计数脉冲频率依次为 A. 12.5MHz 和 50MHz　B. 50MHz 和 12.5MHz　C. 25MHz 和 25MHz　D. 12.5MHz 和 12.5MHz

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2. 某负边沿触发的 JK 触发器，初始状态 Q=0。在每个时钟脉冲下降沿时刻，输入 J、K 依次为：第1个下降沿 J=1,K=0；第2个下降沿 J=0,K=0；第3个下降沿 J=0,K=1；第4个下降沿 J=1,K=1。问第4个下降沿过后触发器的输出状态 Q 为：A. 0　B. 1　C. 不确定　D. 保持初态0

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3. 某4位右移移位寄存器由D触发器构成，初始状态Q₃Q₂Q₁Q₀=0000，串行输入端在连续4个时钟脉冲期间依次输入数据1、1、0、1（按时间先后）。第4个时钟脉冲结束后，寄存器的状态Q₃Q₂Q₁Q₀为（　　）。每次移位时Q₃Q₂Q₁Q₀整体右移一位，串行输入数据进入Q₀。 A. 1101　B. 1011　C. 0110　D. 1110

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4. 某4位左移移位寄存器由D触发器构成，初始状态Q₃Q₂Q₁Q₀=1010，串行输入端在连续4个时钟脉冲期间依次输入数据0、1、1、0（按时间先后，数据移入Q₀端）。问第4个时钟脉冲过后，寄存器的状态Q₃Q₂Q₁Q₀为：A. 1100　B. 0110　C. 0011　D. 1001

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5. 某4位左移移位寄存器由D触发器构成，串行输入端接最低位Q₀，每个时钟脉冲上升沿各触发器状态按 Q₃←Q₂、Q₂←Q₁、Q₁←Q₀、Q₀←串行输入 更新。设初始状态Q₃Q₂Q₁Q₀=1011，在连续2个时钟脉冲期间串行输入端依次输入0、1（按时间先后）。第2个时钟脉冲作用后，寄存器的状态Q₃Q₂Q₁Q₀为（　　）。 A. 1101　B. 0110　C. 1011　D. 1110

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6. 某四位二进制异步（行波）计数器由四级触发器级联构成，进位信号需逐级传递，每级触发器的传输延迟均为25ns。现将其接入周期为80ns的时钟脉冲源，要求全部触发器状态稳定后才能允许下一个计数脉冲到来。则该计数器的最高计数时钟频率及能否在此时钟源下正常工作的结论为（　　） A. 最高时钟频率为12.5MHz，在80ns周期的时钟下可正常工作 B. 最高时钟频率为10MHz，在80ns周期的时钟下不能正常工作 C. 最高时钟频率为10MHz，在80ns周期的时钟下可正常工作 D. 最高时钟频率为12.5MHz，在80ns周期的时钟下不能正常工作

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7. 下列关于同步计数器与异步计数器的说法，正确的是（　　） A. 同步计数器中各触发器的时钟端接同一时钟脉冲，状态翻转同时发生 B. 异步计数器中各触发器的时钟端也接同一时钟脉冲，只是翻转时刻不同 C. 同步计数器比异步计数器结构更简单、工作速度更慢 D. 异步计数器中所有触发器的翻转都由外加时钟直接触发

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8. 某计数器中，各触发器共用同一个时钟脉冲，需要翻转的触发器在同一时钟边沿同时改变状态，该计数器属于（　　） A. 异步计数器 B. 同步计数器 C. 行波计数器 D. 环形计数器

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9. 由四个 JK 触发器构成的十进制计数器中，若采用异步（行波）计数方式，进位信号需逐级传递，已知每级触发器的传输延迟均为 30ns。当第 4 个计数脉冲到来后，某次状态更新时全部四级触发器需依次翻转并稳定，则从最后一个计数脉冲边沿算起，到所有触发器状态稳定所需的最短时间为（　　） A. 30ns　B. 60ns　C. 90ns　D. 120ns

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